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在ASIC设计流程中，需要进行电源完整性分析，以确保硅片上、封装上和印刷电路板（PCB）上包含足够的去耦电容。在电源完整性仿真中，需要对完整的电源传输网络（PDN）以及开关活动进行建模。目前，没有用于识别电源完整性分析的最坏情况开关的方法。在某些情况下，假设最坏情况的功耗可用于预测最坏情况的噪声。在本演示中，将通过示例说明，用于最坏情况功耗估计的开关模式可能与用于最坏情况核心噪声预测的开关模式不同。事实上，在电源完整性分析中假设最坏情况功耗时，核心噪声可能被低估。  

电源完整性分析通常从绘制PDN的阻抗曲线开始，包括片上去耦电容、封装结构和PCB去耦方案。硅片看到的完整电源阻抗通常在几百兆赫兹（MHz）左右谐振。在图1中，显示了PDN的典型阻抗曲线的一个示例，其谐振频率为125MHz。  

图1：电源传输网络的典型交流阻抗

为了确保整个PDN的正确设计，通常进行瞬态分析以监测电压噪声。根据给定位置的指定噪声要求，模拟的噪声可用于确定整个PDN内是否包含足够的去耦电容。如图2所示，分析应包括模拟硅片开关活动的电流特征，以及PDN的模型，包括片上去耦电容、封装结构和PCB去耦方案。虽然PDN模型可以通过使用提取工具获得，但电流特征取决于硅片的功能和操作模式。因此，电流特征可能不是唯一的。在下一节中，将演示电流特征可以极大地影响电压噪声预测。  

图2：瞬态分析需要电流特征和PDN模型

为了突出PDN的谐振频率与开关电流的主要分量之间的相互作用，使用如图3所示的四种实验开关活动进行了仿真。瞬态分析中的PDN具有125MHz的谐振频率，如图1所示。在这四种开关情况中，第一种情况具有精确的125MHz开关频率，并且功耗最低。第二种情况具有250MHz的开关频率，其功耗最高。第三种和第四种情况具有与第一种情况相同的125MHz开关模式，在主要的125MHz活动之间还有一些额外的活动。  

图3：说明与PDN相互作用的四种电流曲线

在进行仿真之前，第二种情况可能看起来有更多的开关活动，因此可能会产生更多的噪声。然而，仿真预测第二种情况的噪声最小。如图4总结所示，每个情况都列出了125MHz分量的大小、平均功耗和电压范围。总之，当开关活动具有与PDN的谐振频率一致的主要频率分量时，会出现最坏情况的噪声，在这种情况下为125MHz。请注意，最坏情况的功耗不会产生最坏情况的噪声。  

图4：四种实验开关活动的总结结果

结论是，对于任何给定的开关活动组，最坏情况的噪声可以通过执行FFT来识别。最坏情况的噪声应该具有与PDN谐振频率匹配的频率分量的最大幅度。使用这种方法，可以在仿真中捕获真实的最坏情况开关活动，并确保在给定设计的PDN内包含足够数量的去耦电容。这种方法对于验证封装和PCB设计特别有价值。此外，最坏情况的开关活动将被更好地理解，并有望通过设计避免。  

上述四种实验开关活动已经说明了PDN的谐振频率与开关活动的主要频率分量之间的相互作用。下一步是生成来自芯片设计实际操作的最坏情况开关活动。该方法将产生深远的影响，因为PDN的谐振频率可能意外地与开关电流的主要分量匹配，从而导致严重的电源噪声。因此，需要有一个工具可以自动捕获最坏情况。  

RedHawk是一种商用动态电源噪声分析工具，可以在矢量和无矢量模式下执行单元级时序和动态电压降分析。使用这些工具是因为它们可以生成与ASIC功能活动匹配的开关电流曲线。因此，预测的最坏情况电流曲线将有可能发生。从最坏情况分析结果中，可以识别PDN的潜在关注点，无论是在局部范围（特定单元行中的高压降）还是在全局范围（BGA和/或封装端口处的大电压摆幅）。如果通过仿真发现任何潜在问题，设计人员将有机会提高电源传输网络的整体质量。最终目标是防止由于电源噪声问题导致芯片故障。  

图5说明了在制定动态电压噪声时需要解决的PDN中的各种组件。在芯片侧，输入数据要求可以分为两大类：设计数据和库数据。设计数据定义了不同单元的放置位置、片上电源和接地布线的方式（宽度、间距、方向、利用率），以及单元如何连接到这些电源和接地布线。其他要求包括每个单元的负载信息（信号和栅极引脚电容）和时序信息，如工作频率（不同模式）、输入引脚转换时间（上升、下降）和开关时序窗口。并非所有数据都绝对需要用于分析，但会增加仿真的准确性。设计数据可以以DEF或GDS格式提供。  

图5：动态电压降分析问题公式化

在库方面，使用.lib（Liberty格式）和LEF中存在的数据，LEF提供每个单元的电气和物理特性。存储器、I/O、定制逻辑和标准单元捕获了除其他电气参数之外的开关电流、固有电容和有效串联电阻，均进行了适当建模。这些模型通常在各种工艺、工作电压和温度（PVT）条件下为每个库生成，并提供在块或全芯片级别对电源和接地网络的开关电流进行类似SPICE的严格瞬态仿真所需的输入数据。  

一旦读取设计和库数据，就会为片上P/G网格网络提取电源和接地网络RLC模型。该片上P/G网格网络一侧连接到封装模型（S参数或RLCK），另一侧连接到单元的等效模型。用户提供的VCD（RTL和门级VCD/FSDB数据）或无矢量技术将识别仿真期间将切换的单元及其切换状态。时序数据用于确定每个单元在每个操作状态下的切换时间。单元模型定义了每个切换单元将提供多少电流、电容和电阻。一旦制定了P/G模型，就会以10ps的默认时间步长执行真正的类SPICE瞬态分析，以提供设计各部分的时域电压和电流数据。使用每个单元的预表征模型避免了SPICE的容量限制，但仍为最大的设计提供类似SPICE的仿真能力。在先前的研究中，使用RedHawk的这种方法已与硅测量相关联。  

从动态分析中，可以写出芯片电源模型（CPM）。CPM技术应在动态分析数据库上运行，以SPICE兼容格式生成芯片电源传输网络的简化模型。它应捕获与片上PDN相关的开关电流和寄生元件（RLC）。数百万实例设计的精确电气表示的大幅简化SPICE网表能够对电源传输设计进行快速但准确的封装和板级交流、直流和瞬态分析。CPM中的电流曲线可以使用VCD文件（用户提供的矢量）或使用无矢量方法创建。VCD为设计提供了一个切换场景的动态分析引擎。但是，如果没有VCD，则使用无矢量引擎创建切换场景。  

芯片电源模型用凸点（对于倒装芯片设计）和焊盘（对于引线键合设计）处创建的端口表示芯片的电源和接地网络。CPM需要确定创建将芯片连接到封装的端口的方式。对于引线键合设计，每个电源和接地焊盘充当SPICE网表的端口。对于倒装芯片设计，在每个凸点位置设置端口对于后续的封装和板网表仿真是麻烦和复杂的。然而，如果将所有电源凸点集中到一个端口中，后续模型将无法捕获芯片中开关电流和电容的分布特性。为了绕过与前两个模型相关的问题，可以将设计划分为多个区域，每个区域包含多个电源和接地凸点。如图6所示的“分组方法”演示了在每个分区中为该分区中具有凸点的每个电源和接地域创建一个端口。每个端口将具有通过该端口的芯片的开关电流。该模型还包含与P/G网络相关的片上寄生元件，如P/G网格线RLC、器件扩散、栅极电容、有效串联电阻、信号线RC、阱电容、有意去耦电容和电阻等。每个端口不仅捕获分区中存在的寄生元件（RLC），还包含跨分区耦合信息。  

图6：CPM端口的设计分区

图7提供了电源/接地端口对之间各种元件的示意图表示。用SPICE格式编写的模型通常可以模拟芯片P/G网络从直流到2.5GHz（或更高）的电气特性。为了验证CPM的优劣：（a）对设计数据库和封装模型进行动态分析；（b）捕获各个端口位置的开关电流和波形，其中端口对应于创建CPM时使用的相同分组；（c）将CPM连接到相同的封装网表并运行SPICE仿真；（d）比较动态分析和带SPICE的CPM在端口处的开关电流和电压。  

图7：捕获开关电流和寄生数据的CPM示意图

图8显示了上述类似练习的结果。从结果中可以看出，CPM可以捕获片上P/G网格网络的整体电气特性，与严格的全芯片级瞬态仿真相差5-10%。  

图8：使用与全详细分析比较的CPM验证

实验从特定的输入跟踪模式或VCD中识别感兴趣的时钟周期，用于系统PDN分析，以突出最坏的系统级电压降。用于执行实验的流程如图9所示。第一步包括对整个VCD持续时间的设计进行仿真。然后，使用前面概述的基于FFT的技术，来自整个VCD的开关曲线用于识别感兴趣的时钟周期，可能包含数千个周期。然后为这些特定的时钟周期创建CPM。然后将这些CPM单独连接到封装网表并使用SPICE进行仿真。为选定的周期而不是整个VCD创建CPM，因为为整个VCD持续时间创建精确的芯片模型在计算上是禁止的，并且大多数时钟周期对于系统PDN分析没有有用的电流特征。  

图9：使用RedHawk和CPM技术的建议流程

ASIC的库和设计数据库以及输入激励文件（包含门级功能模式切换活动的VCD）用于对整个VCD持续时间（36us长）进行瞬态分析。此步骤提供在芯片的C4凸点位置看到的电流，该电流从电源（VRM）通过PCB、封装、片上P/G网络到达设计中的开关单元，同时考虑电路中存在的各种电容（及其相关的有效串联电阻）。然而，鉴于全芯片级电路的复杂性和规模，36us长的瞬态仿真可能需要相当长的时间。由于此步骤的目标是为后续的基于FFT的周期选择提供C4凸点级电流，因此使用了一种先进的加速仿真模式，在提取片上P/G网格的RC网络时采用近似值，并为瞬态仿真使用50ps的更高时间步长。  

·从该仿真中在芯片凸点位置看到的电流波形反映了VCD持续时间（36us）内的开关活动和片上电路的电流需求，以及片上P/G网络和其他电容元件的滤波效果。然后，该复合电流曲线用于筛选和识别包含PDN噪声最坏情况开关模式的时钟周期。对于该特定设计和用于实验的VCD，36us长的电源波形被分成4490个部分，每个部分80纳秒宽，间隔8纳秒。例如，第一部分从0到80ns，而第二部分从8ns到88ns。选择8ns的偏移以匹配125MHz的PDN谐振频率，选择部分宽度以覆盖至少10个8ns的时钟周期。图10示出了在VCD持续时间（36us）内电源凸点处看到的电流曲线。它还显示了同一电流曲线的放大部分。放大波形中的白色轮廓突出显示了创建的一个80ns部分。所示部分之前的部分将提前8ns开始，而该部分之后的部分将延迟8ns开始。一旦确定了这些80ns宽的部分，就执行FFT以提供总电流曲线的这4490个部分的开关电流波形的频域表示。  

图10：VCD持续时间内的总凸点级电流和放大显示80ns宽部分的创建

图11示出了前两个部分（0至80ns和8ns至88ns）的FFT结果。从该数据可以明显看出，能量的集中程度因80ns部分而异，具体取决于开关活动模式。部分宽度至少为10个周期，以使FFT结果更有意义。  

图11：前两个80ns宽部分的FFT。第一部分跨度为0至80ns，第二部分跨度为8ns至88ns

下一步涉及根据PDN谐振频率（在这种情况下为125MHz）周围的开关活动强度对这些80ns部分进行排序。为此，计算每个80ns部分在谐振频率周围几个频率点的FFT幅度之和。该参数随后称为fft_sum。它是根据每个80ns持续时间的FFT计算的，如下所示：fft_sum（对于任何80ns持续时间）=FFT数据中从110MHz到130MHz的幅度之和。图12显示了4个这样的80ns部分的fft_sum值。  

图12：显示各种80ns持续时间及其FFT_SUM的表格

然后根据各自的fft_sum值对这4490个部分进行排序。从该排名中可以明显看出，总开关电荷（以及因此汲取的功耗）与谐振频率周围的开关活动集中程度之间几乎没有相关性。例如，fft_sum值最高的部分不一定具有最高的开关功耗，而传统上开关功耗被视为最高电压降的指标。  

从该表中选择了12个这样的80ns部分（图13）。选择这12个部分是为了通过使用fft_sum和总开关电荷作为标准，覆盖广泛的开关模式和谐振频率周围的覆盖范围。为每个80ns部分创建CPM，时间步长为10ps，以进行精确建模。每个80ns部分的CPM捕获特定间隔期间的芯片活动。通过将C4凸点分组为4个分区来创建端口。在64位16GB机器上，每个CPM创建步骤需要大约7小时，用于当前曲线创建的瞬态仿真（80ns持续时间，10ps时间步长）和芯片寄生模型生成的交流分析。这12个CPM分别标记为CPM#1.1、1.2、1.3、1.4、2.1、2.2、2.3、2.4、3.1、3.2、3.3和3.4。然后将它们分别连接到封装和板的S参数模型，并使用HSPICE进行仿真。在C4凸点位置测量电压波形，并对这12次运行进行比较。  

图13：每个80ns谐振频率周围的能量计算

图14显示了从这12个基于CPM的封装/板电源传输仿真中获得的最坏峰峰值差分（VDD-VSS）电压值。fft_sum值最高的80ns持续时间往往有更高的压降。如果两个持续时间具有相似的fft_sum值，则持续时间内的平均功耗决定哪一个将有更高的压降。  

图14：显示为创建的一组CPM的f_sum、平均电流和峰峰值差分电压降（mV）的表格

图15比较了所创建的四个CPM的FFT、电流波形和电压波形。CPM#3.1基于一个80ns持续时间，电流峰值较小。CPM#1.4、CPM#3.3和CPM#3.4都基于80ns持续时间，其电流曲线具有更高的峰值电流值（与CPM#3.1相比），但峰值电流值非常相似（约24A）。然而，CPM#1.4在构成80ns持续时间的所有十个周期中具有相似的开关活动。CPM#3.3和CPM#3.4在其80ns持续时间内具有更稀疏的开关，CPM#3.3的开关最少。然而，比较电压降摆幅，显然CPM#3.3和CPM#3.4具有最坏的摆幅。CPM#1.4在C4凸点处的电压摆幅较小，尽管其相关的电流曲线的峰值与CPM#3.3和CPM#3.4中的曲线相似，甚至功耗更高。请注意，基于最坏情况功耗的噪声预测为143mV差分峰峰值，而基于FFT标准的噪声预测为358mV。  

图15：使用该方法创建的4个CPM的FFT、电流和电压波形（在C4凸点处）

因此，很明显，如果仅根据功耗选择VCD的持续时间，那么在PDN分析期间看到的电压降将不是系统级的最坏情况。对于芯片级分析，需要对具有更高活动（因此更多开关功耗）的开关场景进行仿真，以识别设计弱点，获得最佳电源网格网络，并量化压降对设计的时序和功能的影响。然而，对于系统（封装/PCB）PDN设计和分析，具有与系统谐振频率匹配的频率成分的片上开关电流会产生更高的电压降场景。这些类型的事件通常发生在系统加电期间或低活动期后高活动期开始时。概述的技术从输入模式中识别此类序列，可用于系统PDN设计和分析。  

通过上述实验演示了捕获最坏情况开关模式的方法。尽管该方法已通过特定工具演示，但使用其他工具部署该方法仍然有益。主要应用是在所有可能的开关情况中识别最坏模式。以下是部署该方法的步骤：  

1. 计算PDN的谐振频率。  

2. 生成几种开关情况的电流曲线。这可以通过行为模型或通过使用简化模型的某种快速收敛方法来生成。主要目的是生成尽可能多的模式情况，以表示所有潜在的开关活动。  

3. 对所有电流曲线执行FFT。  

4. 识别频率与PDN谐振匹配的FFT结果的幅度。选择最坏情况开关模式作为在谐振频率处具有主要分量的情况。执行精确计算以优化最坏情况开关模式的电流曲线。  

5. 使用此最坏情况开关模式进行噪声分析。  

请注意，最坏情况预测的准确性在很大程度上取决于步骤2中捕获的所有潜在活动的完整集合。因此，使用能够快速收敛以合理精度处理数千个开关周期的工具和方法至关重要。  

总之，已经强调了PDN的谐振频率与开关电流的主要分量之间的相互作用对于预测最坏情况噪声至关重要。在设计PDN时，分析谐振频率并避免硅开关频率意外匹配谐振频率或其谐波是一种良好的实践。已经演示了一种捕获噪声分析的最坏情况开关模式的方法。通过使用基于FFT的周期选择技术和芯片电源模型，可以创建芯片的精确电气模型，从而允许在封装和PCB级别进行准确的时域和频域电源完整性仿真。理想情况下，人们希望模拟VCD中可用的整个开关模式。然而，特别是对于大型ASIC设计，以CPM的形式为开关模式序列（VCD）的整个持续时间创建芯片模型在计算上是禁止的。因此，建议使用基于开关模式的频率内容从VCD中识别感兴趣的持续时间的技术，并为这些特定持续时间创建精确的CPM。然后，这些CPM视图可用于SPICE仿真中，以对封装/PCB PDN施加压力，并帮助指导适当的封装和系统级去耦电容的放置，帮助确定所需的去耦电容的量，或帮助优化封装和PCB布局以减少整体噪声。

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